台湾专利TW201306031A 在雙寫入線半導體記憶體中的寫入協助

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专利摘要:
本發明揭示一種半導體記憶體儲存裝置，該記憶體具有複數個儲存格。每一儲存格包含：兩個存取控制裝置，該等存取控制裝置中之每一者回應於存取控制信號而向該儲存格提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離，該兩個資料線連接至一個資料埠；存取控制電路，該存取控制電路用於經由兩個存取控制線中之一者應用存取控制信號以控制複數個存取控制裝置；其中每一儲存格的兩個存取控制裝置中之一者由自兩個存取控制線中之第一存取控制線接收的存取控制信號控制，以向儲存格提供對兩個資料線中之第一資料線之存取或與兩個資料線中之第一資料線之隔離，且兩個存取控制裝置中之另一者由自兩個存取控制線中之第二存取控制線接收的存取控制信號控制，以向儲存格提供對兩個資料線中之第二資料線之存取或與兩個資料線中之第二資料線之隔離。存取控制電路回應於資料存取請求，該資料存取請求為寫入請求，以將待寫入之資料值應用至第一資料線及第二資料線兩者，且將存取控制信號應用至第一存取控制線及第二存取控制線兩者。在一些情況下，存取控制信號係在將該存取控制信號應用至兩個存取控制線中之第一存取控制線之後的預定時間應用至兩個存取控制線中之第二存取控制線。
公开号:TW201306031A
申请号:TW101117399
申请日:2012-05-16
公开日:2013-02-01
发明作者:Hemangi Umakant Gajjewar；Sachin Satish Idgunji；Gus Yeung
申请人:Advanced Risc Mach Ltd；
IPC主号:G11C7-00

专利说明:
在雙寫入線半導體記憶體中的寫入協助
本發明之領域係關於資料儲存之領域，且特定言之，係關於半導體記憶體中之資料的儲存及存取。
隨著減小裝置之大小及該等裝置之功率消耗之需求日益增加，設計穩健的半導體記憶體(諸如SRAM)變得越來越具挑戰性。SRAM中之每一儲存格包含用於保持資料值之回饋迴路。為了向回饋迴路寫入及儲存新值，輸入資料值必須具有足夠高的電壓位準以能夠在需要的情況下切換回饋迴路所儲存之狀態，而自回饋迴路之讀取應在不干擾儲存於任何回饋迴路中之值的情況下執行。
SRAM位元格通常經設計為較小尺寸，且習知地可由6個電晶體構成。然而，双埠格亦已知由8個電晶體構成。此等雙埠格習知地結合兩個字線及兩個位元線而使用，且具有兩組存取電晶體，一組存取電晶體用於將第一字線及位元線集合連接至回饋迴路，而另一組存取電晶體用於將第二字線及位元線集合連接至回饋迴路。此等雙埠位元格允許藉由使用此等不同埠及存取線來在同一循環中存取兩個格。顯而易見，必須謹慎處理以免試圖在同一循環中讀取及寫入至相同格。
當存取此等記憶體中之位元格時，通常存在預充電階段，在預充電階段期間，兩個位元線皆經預充電；且接著存在評估階段，在評估階段，存取電晶體接通，且儲存於該格中之值傳送至位元線，或待寫入至該格中之值傳送至位元線且接著經由存取電晶體傳送至該格。在寫入時，藉由將互補位元線驅動至所需電壓來將資料值置於位元線上，存取電晶體接通，且回饋迴路連接至位元線，且位元線上之資料值儲存於回饋迴路中。當自一格讀取時，兩個位元線皆經預充電，且儲存0之格側將下拉位元線(當該格側連接至位元線時)，且電壓位準之此改變可經偵測以判定0儲存在回饋迴路之哪一側上。然而，經預充電之位元線與0之間的電壓位準差可導致儲存0之節點被上拉向1，從而產生位元格及位元格轉換值之不穩定性。此舉稱為讀取干擾，且可在對格讀取期間或在向同一字線上之另一格寫入期間發生於格上。在後者情況下，字線經啟動以存取正被寫入之格，此舉影響連接至字線之其他格。
隨著尺寸按比例下降，由隨機摻雜物波動、線邊緣粗糙度等引起的裝置特性之變化急劇增加，由此在較小規模幾何尺寸的情況下引起讀取干擾速率之增加及寫入裕度之降低。
因此，事實證明難以設計穩健的SRAM，在SRAM中可跨越所有操作電壓範圍讀取(無讀取干擾)及寫入至諸格。降低可成功讀取及寫入至SRAM格的電壓並不容易，且尤其隨著電壓按比例下降，寫入至格變得愈加困難。在寫入期間增加字線上之電壓以改良讀取之寫入協助機制係已知的，但此等技術具有在存取格時增加了對同一列上之格的讀取干擾之可能性之缺點，且此等技術需要提供額外較高電壓位準。
將希望在不過度增加讀取失敗之情況下能夠減少半導體記憶體之寫入失敗。
本發明之第一態樣提供一種用於儲存資料之半導體記憶體儲存裝置，該半導體記憶體儲存裝置包含：複數個儲存格，每一儲存格包含至少兩個存取控制裝置，該等存取控制裝置中之每一者回應於存取控制信號而向儲存格提供對兩個資料線中之各別資料線之存取或與兩個資料線中之各別資料線之隔離，兩個資料線連接至至少一個資料埠；存取控制電路，該存取控制電路用於經由兩個存取控制線中之至少一者應用存取控制信號，以控制複數個存取控制裝置；其中每一儲存格的至少兩個存取控制裝置中之至少一者由沿著兩個存取控制線中之第一存取控制線傳輸的存取控制信號控制，以向儲存格提供對兩個資料線中之第一資料線之存取或與兩個資料線中之第一資料線之隔離，且至少兩個存取控制裝置中之至少另一者由沿著兩個存取控制線中之第二存取控制線傳輸的存取控制信號控制，以向儲存格提供對兩個資料線中之第二資料線之存取或與兩個資料線中之第二資料線之隔離；存取控制電路回應於至少一個資料存取請求，該至少一個資料存取請求包含寫入請求，以將待寫入之資料值經由資料埠應用至該等資料線兩者，且將存取控制信號應用至兩個存取控制線中之第一存取控制線及第二存取控制線。
本發明認識到當一格可在越來越低之電壓、較高速度及較小拓撲下操作時成功寫入至該格之困難。本發明藉由以類似於雙埠儲存裝置之方式而配置格以具有兩個資料線及兩個存取控制線來解決此問題，本發明一起使用兩個資料線及兩個存取控制線以將一個值寫入至格，而非獨立地使用兩個資料線及兩個存取控制線。此配置類似於增加被寫入至格的第一存取控制裝置的寬度，且此配置允許將電荷更有效地傳送至該格，由此增加成功寫入之可能性。此外，無需提供增加之電壓至存取控制線，相反兩個存取控制線僅具有應用至該兩個存取控制線之相同信號以允許對保持相同資料值之兩個資料線之存取。
因此，系統可在無複雜控制或任何額外延遲的情況下操作，使得格之效能得以維持，且寫入成功率得以改良。然而，與此解決方案相關聯之面積存在增加。
在一些實施例中，存取控制電路回應於寫入請求以將存取控制信號應用至兩個存取控制線中之第一存取控制線，且在預定時間延遲之後，將存取控制信號應用至兩個存取控制線中之第二存取控制線。
當藉由將一格連接至一或多個資料線來存取該格時，在小過渡時間內由連接至資料線的儲存格產生的電流量可導致電荷被注入至儲存格中，該電荷足以克服儲存格中回饋迴路的穩定性問題。所注入的電荷愈大，儲存格受到干擾且丟失該儲存格之儲存值之可能性愈高。此舉在寫入時係需要的，但可導致未被寫入之相關聯格之儲存值受到破壞。
因此，本發明之此實施例係關於成功地寫入至一格而不過度增加相關聯格的所儲存資料值受到干擾的可能性。為了解決此問題，本發明認識到，可對提供對額外資料線之存取的額外存取控制裝置加以控制以為與第一資料線之存取相比延遲提供此存取。以此方式，對於未驅動之資料線，亦即，對於未被寫入但位於相同存取控制線上的格，額外資料線上的電荷將在額外資料線連接至此等格時至少部分地衰減，且因此存在較少電荷注入及較低儲存值被破壞之可能性。然而，對於正被寫入之格，資料線被驅動，且因而資料線之電荷並不衰減，且因此當存取控制裝置將該資料線連接至儲存格時，相同量的電荷注入至該格。
藉由在無延遲的情況下連接第一資料線，可在無延遲的情況下成功寫入至該格，然而，在寫入不成功的情況下，則額外資料線之稍後連接會增加寫入成功可能性，儘管具有輕微延遲。
在一些實施例中，資料線在應用存取控制信號之前預充電至預定電壓，預定時間延遲係取決於記憶體之目標讀取穩定性收益而選擇。
第一存取控制信號與第二存取控制信號之間的時間延遲量可取決於記憶體的特性來選擇。較長時間延遲將降低已存取但尚未寫入之格中發生讀取干擾之可能性，但較長時間延遲亦會增加寫入時間，且因而降低記憶體之效能。因此，取決於記憶體之特性、記憶體之所要讀取穩定性收益及可接受之寫入失敗，可選擇某個預定時間。此時間可選擇為絕對時間，或此時間可在此實施例中根據所要讀取穩定性加以選擇。
在一些實施例中，半導體記憶體包含用於接收模式指示符之模式指示符信號輸入端，該模式指示符指示半導體記憶體儲存裝置所操作之操作模式。
半導體記憶體儲存裝置中之一些可於複數個模式中操作。如前所述，格之設計類似於雙埠格，在雙埠格中，兩個埠皆用以協助寫入。然而，記憶體可經配置以於不同模式中操作，使得在一些模式中，該記憶體於單埠模式中操作且協助寫入；而在其他模式中，兩個資料線可彼此獨立地操作，且記憶體作為雙埠記憶體而操作。在一些實施例中，記憶體亦可經配置以始終於單埠模式中操作，但在一些情況下，將使用該等資料線中之僅一個資料線，且不對另一資料線預充電以節省電力。
在一些實施例中，半導體記憶體儲存裝置包含用於將該兩個資料線連接至同一資料埠之開關電路，該開關裝置回應於接收到第一模式指示符及寫入請求以將兩個資料線連接至同一資料埠，且回應於接收到讀取請求及第二模式指示符中之至少一者以使第二資料線與同一資料埠隔離。
為了達成多模式操作，裝置可經配置具有開關電路，該開關電路受模式指示符控制以連接或隔離兩個資料線，使得在第一模式中且回應於寫入請求，將兩個資料線連接至同一資料埠；而回應於讀取請求或第二模式指示符，將第二資料線與此資料埠隔離。具有兩個預充電之資料線可協助寫入操作。然而，在讀取期間，不需要此協助。因此，在讀取時使用兩個資料線並非有利，且通常不使用該等資料線。模式指示符亦可用以在其他情況下選擇是否使用額外資料線，諸如(例如)在為記憶體供電之電壓位準為高且可能不需要寫入中之額外協助的情況下。在此種情形中，模式指示符可指示此情況，並且模式指示符可控制開關隔離額外資料線，使得不會使用額外資料線。
在一些實施例中，回應於讀取請求及第二模式指示符中之至少一者，半導體記憶體儲存裝置經配置以不對第二資料線進行預充電，且存取控制電路經配置以不將存取控制信號應用至第二存取控制線。
如在一些情況下所述，使用第二資料線可能並非有利，則在此等情況下，不需要對此資料線進行預充電，且此外，不應將存取控制信號應用至第二存取控制線。對額外資料線進行預充電增加功率消耗，因此，在不需要額外資料線時能夠選擇性地不對該額外資料線進行預充電係有利的。可實施第二資料線之選擇性使用的一個區域處於低電壓操作下。對於較高電壓操作，在較高電壓操作中寫入更加穩健(寫入失敗之可能性低)，可經由功率閘控機構斷開第二資料線，且可在整個高電壓操作模式期間撤銷確證第二字線(存取控制)。當記憶體在較低電壓下操作時，第二資料線可經確證以在寫入操作期間提供額外協助。
在一些實施例中，半導體記憶體儲存裝置包含開關電路，該開關電路用於回應於單埠模式指示符及寫入請求而將兩個資料線連接至同一資料埠，且回應於雙埠模式指示符及讀取請求中之至少一者而將兩個資料線連接至兩個獨立資料埠。
在一些實施例中，半導體記憶體儲存裝置可經配置以在一些情形中以雙埠模式操作。在雙埠模式中，兩個資料線可獨立地連接至兩個資料埠，且資料可自此等埠中之任一者輸入至儲存格。此舉允許將不同資料值寫入至同一行中之格。在寫入常常可能會失敗之操作模式中，例如在跨電路兩端之電壓位準已由於某種原因而下降的情況下，則可藉由使用單埠模式指示符來在寫入模式中抑制此雙埠模式，且此刻，將第二埠用於協助寫入，且將相同資料值載入於兩個資料線上，且將存取控制裝置連接至儲存格之兩個資料線，由此改良寫入成功之可能性。
在一些實施例中，在存取控制電路應用存取控制信號之前該兩個資料線中之至少一者預充電至預定電壓。
當存取儲存格時，通常在存取之前對資料線進行預充電。可對兩個資料線皆進行預充電，或在一些情況下，僅對一個資料線進行預充電。
在一些實施例中，第二資料線經預充電至比第一資料線被預充電至之預定電壓低之預定電壓，較低預定電壓係取決於記憶體之所要讀取穩定性而選擇。
在一些情況下，若第二資料線被預充電至比第一資料線被預充電至之電壓低之預定電壓，则可為有利的。在第二資料線回應於寫入協助信號而連接至該格的情況下，則為了阻止在不被寫入之所選格上的讀取干擾，可降低將次要資料線預充電至之預定電壓。被寫入至格的資料線得以驅動，因此，一旦應用資料值，則該等資料線上之電壓將達到對應於資料值之預定位準。因此，被寫入之格將經歷預定電壓，而不被寫入之格將經歷較低預充電電壓，且因此不太可能使該不被寫入之格的儲存值受到干擾。此降低之電壓可結合時間延遲來加以選擇，以使得可連同適當時間延遲來選擇用以協助寫入及阻止讀取干擾之適當電壓。應注意，與回應於第二存取控制線上之寫入協助信號而存取格相關聯的時間損失取決於第二資料線上之電壓位準，且在選擇第二資料線之適當預充電電壓位準時需要考慮此時間損失。時間延遲及電壓位準可彼此結合地加以選擇。通常，應取決於記憶體之所要讀取穩定性收益，同時亦考慮潛在時間損失而選擇降低之電壓。
在一些實施例中，提供對第一資料線之存取的至少一個存取控制裝置大於提供對第二資料線之存取的至少一個存取控制裝置。
具有以一個大於另一存取控制裝置之存取控制裝置來偏斜之儲存格可為有利的。在儲存裝置經配置為第二資料線僅用作寫入協助資料線之單埠儲存裝置的情況下，則提供對此資料線之存取的存取控制裝置小於提供對主要資料線之存取的存取控制裝置可為有利的。主要資料線將用於包括讀取之所有資料存取，而次要資料線將僅用於需要寫入協助的情況。因此，此存取裝置對於效能而言不太重要，且提供較小裝置將減小格的大小，但對效能的影響不大。
在一些實施例中，提供對第一資料線之存取的至少一個存取控制裝置比提供對第二資料線之存取的至少一個存取控制裝置大5%至50%。
存取控制裝置之大小差異量取決於設計，但在許多情況下，若主要存取控制裝置比次要存取控制裝置大5%至50%，則可為有利的。
在一些實施例中，存取控制電路回應於包含讀取請求之存取控制請求，以將讀取請求應用至提供對第一資料線之存取的至少一個存取控制裝置，而不將讀取請求應用至提供對第二資料線之存取的至少一個存取控制裝置。
在使用偏斜儲存格的情況下，對於讀取請求使用較大存取控制裝置係有利的。
在一些實施例中，每一儲存格包含回饋迴路及至少四個存取控制裝置，該至少四個存取控制裝置中之至少兩者向回饋迴路之一側提供對兩個資料線中之各別資料線之存取或與兩個資料線中之各別資料線之隔離，且該至少四個存取控制裝置中之至少另兩者向回饋迴路之另一側提供對兩個相應互補資料線中之各別互補資料線之存取或與兩個相應互補資料線中之各別互補資料線之隔離，兩個資料線連接至至少一個資料埠，且兩個互補資料線連接至至少一個互補資料埠；每一儲存格的至少四個存取控制裝置中之至少兩者由應用至兩個存取控制線中之第一存取控制線的存取控制信號控制，以向儲存格提供對兩個資料線中之第一資料線及兩個互補資料線中之對應第一互補資料線之存取或與兩個資料線中之第一資料線及兩個互補資料線中之對應第一互補資料線之隔離，且至少四個存取控制裝置中之至少另兩者由應用至兩個存取控制線中之第二存取控制線的存取控制信號控制，以向儲存格提供對兩個資料線中之第二資料線及兩個互補資料線中之對應第二互補資料線之存取或與兩個資料線中之第二資料線及兩個互補資料線中之對應第二互補資料線之隔離。
半導體記憶體儲存裝置可為具有資料線及互補資料線之儲存裝置，其中回饋迴路之任一側上之存取裝置提供對該等資料線及該等互補資料線中之每一者之存取。
在一些實施例中，複數個儲存格排列成至少一個陣列，該至少一個陣列包含複數個列、相應的複數個兩個存取控制線、複數個行及相應的複數個兩個資料線及兩個互補資料線。
記憶體亦可排列成陣列，其中存取控制線對應於字線，且資料線對應於位元線。
本發明之第二態樣提供一種儲存資料於半導體記憶體儲存裝置內的儲存格中之方法，該方法包含以下步驟：接收寫入請求以寫入資料值；將資料值應用至兩個資料線；將存取控制信號應用至兩個存取控制線中之第一存取控制線，以控制連接至兩個存取控制線中之第一存取控制線的複數個存取控制裝置各自向相關聯之儲存格提供對兩個資料線中之第一資料線之存取；及將存取控制信號應用至兩個存取控制線中之第二存取控制線，以控制連接至兩個存取控制線中之第二存取控制線的複數個存取控制裝置各自向相關聯之儲存格提供對兩個資料線中之第二資料線之存取。
本發明之第三態樣提供一種用於儲存資料項目之資料儲存格，該資料儲存格包含：回饋迴路，該回饋迴路用於儲存資料項目；至少兩個存取控制裝置，該等存取控制裝置中之每一者經配置用於回應於存取控制信號而向回饋迴路提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離；至少兩個輸入端，該至少兩個輸入端用於接收存取控制信號，至少兩個存取控制裝置中之至少一者由在兩個輸入端中之第一輸入端處接收的存取控制信號控制，且至少兩個存取控制裝置中之至少另一者由在兩個輸入端中之第二輸入端處接收之存取控制信號控制；其中由在第一輸入端處接收之存取控制信號控制的該等存取控制裝置中之至少一者比由在第二輸入端處接收之存取控制信號控制的該等存取控制裝置中之至少一者大5%至50%。
具有提供對一個資料線之存取的存取控制裝置大於提供對另一資料線之存取的存取控制裝置的位元格可為有利的，其中次要資料線僅用作寫入協助資料線，且主要資料線用於讀取及寫入兩者。因此，將此等格設計為一個存取控制裝置大於另一存取控制裝置可為有利的，此舉係因為此存取控制裝置比另一存取控制裝置對效能具有更大影響。
本發明之第四態樣提供一種包含電腦程式之電腦程式產品，該電腦程式在於電腦上執行時使該電腦產生根據本發明之第一態樣的記憶體之佈局。
本發明之第五態樣提供一種包含電腦程式之電腦程式產品，該電腦程式在於程式上執行時使該程式產生儲存格之佈局，該儲存格包含：回饋迴路；至少兩個存取控制裝置，該等存取控制裝置中之每一者經配置用於回應於存取控制信號而向回饋迴路提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離；至少兩個輸入端，該至少兩個輸入端用於接收存取控制信號，至少兩個存取控制裝置中之至少一者由在兩個輸入端中之第一輸入端處接收之存取控制信號控制，且至少兩個存取控制裝置中之至少另一者由在兩個輸入端中之第二輸入端處接收之存取控制信號控制；其中由在第一輸入端處接收之存取控制信號控制的該等存取控制裝置中之至少一者大於由在第二輸入端處接收之存取控制信號控制的該等存取控制裝置中之至少一者。
本發明之第六態樣提供一種用於儲存資料之半導體記憶體構件，該半導體記憶體構件包含：複數個儲存格構件，該複數個儲存格構件用於儲存資料項目，每一儲存格構件包含用於提供存取之至少兩個構件，用於提供存取之該等構件中之每一者回應於存取控制信號而向儲存格構件提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離，兩個資料線連接至至少一個資料埠；存取控制構件，該存取控制構件用於經由兩個存取控制線中之至少一者應用存取控制信號以控制用於提供存取之複數個構件；其中每一儲存格構件的用於提供存取之至少兩個構件中之至少一者由自兩個存取控制線中之第一存取控制線接收的存取控制信號控制，以向儲存格構件提供對兩個資料線中之第一資料線之存取或與兩個資料線中之第一資料線之隔離，且用於提供存取之至少兩個構件中之至少另一者由自兩個存取控制線中之第二存取控制線接收的存取控制信號控制，以向儲存格構件提供對兩個資料線中之第二資料線之存取或與兩個資料線中之第二資料線之隔離；該存取控制構件回應於至少一個資料存取請求，該至少一個資料存取請求為寫入請求，用於將待寫入之資料值應用至第一資料線及第二資料線兩者，且將存取控制信號應用至第一存取控制線及第二存取控制線兩者。
本發明之以上及其他目標、特徵及優點將自結合隨附圖式閱讀之說明性實施例之以下詳細描述而顯而易見。
第1圖圖示記憶體中之儲存格10，該儲存格10包含用於儲存資料值之回饋迴路12及兩組存取電晶體14及16。
存取電晶體14提供對位元線及互補位元線A之存取且由字線A控制，而存取電晶體16提供對位元線及互補位元線B之存取且由字線B控制。記憶體亦包含存取控制電路20，該存取控制電路20產生存取控制信號，並回應於在輸入端22處接收之存取請求而將該等存取控制信號應用至字線。
儲存格10係以類似於習知雙埠儲存格之方式配置，但儲存格10經配置以具有存取控制電路20及開關電路30，開關電路30允許該儲存格10在單埠模式中操作，其中使用次要資料線BLB及字線WLB來增加格之可寫性而非提供額外資料埠。儲存格10可經配置以對於所有寫入請求皆在此模式中操作，或儲存格10可具有模式指示符32，該模式指示符32用以在(例如)操作電壓已下降至預定位準以下且寫入已開始失敗之操作模式中觸發此額外寫入協助模式。
開關電路30經配置以回應於寫入請求而在此等寫入協助模式中將各別位元線A及B與互補位元線A及B連接在一起。因此，回應於指示寫入協助模式之模式信號32及在輸入端22處接收到寫入請求，開關電路30將位元線連接在一起，且存取控制電路20將寫入請求應用至字線WLA及WLB兩者。
若未啟動寫入協助模式，則當在輸入端22處接收到寫入請求時，開關30斷開，且在預充電階段期間，僅對位元線A及互補位元線A進行預充電。接著將資料值寫入至此等位元線，且啟動字線A，且接通裝置14。此舉向儲存格12提供對位元線A之存取，且接著將保持於此等位元線上之資料值寫入至儲存格12。已選擇此模式可能係因為操作電壓位準足以切換儲存於格中之值，且因此可成功地寫入格。
在寫入協助模式中，回應於32處之模式信號，開關30閉合，且在預充電模式期間，位元線A及位元線B以及互補位元線A及B皆經預充電。接著，啟動字線A，且接通存取電晶體14，且儲存格12連接至位元線及互補位元線A。在些微延遲後，存取控制電路20啟動字線B，且電晶體16接通，且位元線B及互補位元線B經連接至儲存格12。此舉導致額外電荷注入於格中，且即使電壓位準低，資料仍可成功寫入至儲存格12。此等字線上之其他儲存格亦將接收沿字線A及字線B發送之存取信號，且其他儲存格之存取裝置14及16將回應於此等信號而接通。然而，在該等存取裝置接通之情況下，儘管將對位元線進行預充電，但將無資料值保持於該等位元線上，且因此，在存取裝置16接通時，保持於位元線B及互補位元線B上之電荷將在一定程度上衰減，且因此，注入至格中的電荷亦不會高。此意謂藉由使用此等額外存取裝置而注入至該格中之額外電荷低，且此等格中儲存之值受到干擾的可能性亦相應地低。
在此實施例中，存在至存取控制電路20之另一輸入端24，該另一輸入端24提供信號至存取控制電路，該信號指示在寫入存取中啟動字線A與字線B之間的時間延遲的長度。此輸入端可為使用者輸入端埠以允許使用者修正時間延遲。舉例而言，使用者可決定記憶體之讀取穩定性收益高於所需收益，且使用者將偏好記憶體具有較高效能，且因此，在此情況下，使用者可插入一值，該值向存取控制電路32指示該存取控制電路32應將延遲減少一定量。或者，使用者可能要求較高讀取穩定性收益，且因此，使用者可經由指示應增加延遲之輸入端24提供資料。
在其他實施例中，輸入端24可替代地連接至用於偵測記憶體之特性的偵測電路，諸如追蹤記憶體中過程變化之電路，使得可判定特定記憶體之效能，且可計算提供該記憶體之所要讀取穩定性收益之適當延遲，且接著經由輸入端24將該適當延遲輸入至存取控制電路。
因此，根據第1圖之實施例之裝置提供增加之寫入成功率，而不過度增加干擾不被寫入之格的可能性。
此外，在一些高電壓操作模式中且在讀取期間，僅對位元線及互補位元線A進行預充電，且因此，不使用對位元線及互補位元線B進行預充電所需之功率，從而使裝置更有效率。
儘管在上文概述之描述中，在啟動字線A與字線B之間提供延遲，但在一些實施例中，該字線A與字線B可在同一時間啟動。在同一時間啟動字線A與字線B將增加寫入成功可能性，但亦將增加讀取干擾可能性。提供延遲將減小讀取干擾可能性，但會延遲寫入，且因此影響效能。因此，是否提供延遲及在提供延遲之情況下的延遲長度取決於所要效能及記憶體特性加以選擇。
第2圖圖示類似於第1圖所示裝置之儲存裝置10，但該儲存裝置10具有一些額外有利特徵。在此裝置中，存取控制裝置14顯著大於存取控制裝置16。此外，在此實施例中，額外位元線、位元線B及互補位元線B被充電至之電壓小於主位元線及互補位元線A被充電至之電壓。
如前所提及，存取電晶體16用以改良可寫性，且在一些模式中或在讀取中不使用存取電晶體16。因此，若存取電晶體16與存取電晶體14具有相同大小，則該等存取電晶體16將顯著增加儲存格10之大小，但不會總體上增加效能。使用較小裝置意謂不過度增加儲存格之大小，然而仍提供此等裝置之額外功能性。
此外，減小此等次要資料線上之電壓位準意謂經由對該等次要資料線進行預充電而損失之電荷量得以減少，且注入至不被寫入之所選格中之電荷得以減少。被寫入之格將在預充電後具有應用至位元線之資料值，且因此在此刻將具有應用至該等位元線之源電壓。如在一些實施例中，在任何情況下，在將此等資料線連接至格之前皆存在延遲，由一旦應用資料值則電壓位準需要自較低位準升高至源位準而引起之延遲可能並不影響裝置。在此實例中，給出減小一半之電壓位準。實際大小將取決於所要記憶體性質及記憶體特性結合時間延遲而加以選擇，且實際大小亦可取決於記憶體之所要讀取穩定性收益。應注意，若所提供之電壓位準過低，則該電壓位準可能過於接近邏輯0值，且此情況本身可破壞非寫入格，因此，需要謹慎地選擇此值。在一些實施例中，該值可為源電壓位準值之65%至80%。
關於通道閘之不同大小，此亦將影響連接至此等通道閘之資料線的電容，且因此影響此等通道閘之資料線在預充電後將保持電荷。較小裝置將具有較低電容，且因此將保存較少電荷，因此，在使用了較小存取裝置之情況下，保持於第二位元線上之電荷將更快衰減。
第3圖圖示指示本發明之實施例之沿字線A及字線B發送之信號的時序之時序圖。亦圖示位元線A及位元線B上之相應電荷值。在所示情況下，該等位元線皆經驅動。在該等位元線旁側圖示不被寫入之格的未驅動之位元線。在此情況中，一旦啟動第一字線，則電壓位準由於與格共享電荷而降低，當第二字線WLB啟動時，位元線上之電荷已衰減一定量，但現在再次大幅下降，如此係因為存在電荷共享之新路徑。字線啟動中之延遲意謂電荷在較長時間段內共享，且此舉降低讀取干擾之風險。
第4圖圖示回應於一個字線被寫入請求啟動且回應於兩個字線在回應於寫入請求而同時被啟動的資料切換之實例。在此實例中，無延遲提供於兩個寫入請求之間，且清楚可見，當使用第二字線來觸發連接至第二資料線BLB之通道閘時，寫入請求成功之頻率更高。
第5圖圖示本發明之實施例之雙埠配置。在此實施例中，資料儲存格10經配置以在雙埠模式下操作，其中每一儲存格可具有與該每一儲存格相關聯之兩個資料埠，一個資料埠與位元線A相關聯，且一個資料埠與位元線B相關聯。因此，存在可輸入資料至位元線A及互補位元線A之資料埠，且存在可輸入資料至位元線B及互補位元線B之資料埠。存取請求將包括關於該存取請求是否將存取連接至位元線A還是位元線B之資料埠之指示。如此允許同一列中之兩個格在同一循環中經由不同埠及資料線加以存取。在本發明之實施例中，若模式指示符指示此儲存格將於單埠模式中操作，則開關電路30將回應於寫入請求而將兩個資料線A與B連接在一起，且用於該寫入請求之資料將載入至兩個資料線上。接著，當要將資料寫入至格時，兩個字線皆將啟動，且兩個通道閘14及16將提供對兩個資料線之存取，且將寫入資料。在此模式中，能夠在同一循環中存取相同行中之不同格的優勢不再可能，此係因為兩個資料線用於一個存取。然而，提供更可能成功之寫入。情況可能為，在電壓位準可能低之某些操作模式中，系統認識到寫入可能失敗，且該系統僅提供單埠模式，而非提供雙埠模式用於寫入，但在此模式中，寫入受到協助且更可能成功。在讀取操作中，仍可使用雙埠，因為與寫入不成功相關聯之問題並不與讀取相關聯。
因此，藉由提供適當控制電路，可提供雙埠儲存格，該雙埠儲存格可經配置以在待寫入之某些操作模式中作為單埠格但具有改良之可寫性，且在其他模式中，該雙埠儲存格可保持該雙埠儲存格之雙埠功能性。
第6圖圖示根據本發明之實施例之記憶體40，該記憶體40包含複數個儲存格10。如可見，儲存格10在陣列中以行及列排列。每一行具有兩個資料線及兩個互補資料線或位元線，且每一列具有兩個存取線或字線。資料線可經由開關30連接在一起。在讀取存取期間，開關斷開，且在諸如第1圖及第2圖之實施例中，僅該等資料線組中之一組經預充電，且使用感測放大器45讀出資料。
在諸如第5圖所示之雙埠實施例的情況下，則在雙埠操作模式中及在讀取期間，可取決於啟動了哪一字線而自兩組資料線中之任一者讀取資料。
然而，在兩個實施例中，在單埠模式下寫入之期間，開關電路30將兩個資料線連接在一起，且將待寫入之資料值載入至兩個資料線，且使用兩個字線來提供對此等資料線之存取。在一些實施例中，在該等字線中之一者之啟動與隨後字線啟動之間可能存在延遲。此舉係為了提供時間以使不被存取之格上的預充電資料線在連接至此等格之前放電，由此降低讀取干擾之可能性。然而，在高速度效能非常重要且讀取干擾不太可能發生之其他實施例中，則可在相同時間啟動寫入請求。
第7圖圖示說明根據本發明之實施例的方法中之步驟的流程圖。
最初，接收寫入請求，且接著判定記憶體是否處於單埠操作模式下。
若是處於單埠操作模式下，則對兩組資料線及互補資料線皆進行預充電，且接著將待寫入之資料值應用至該兩組資料線。接著將存取控制信號應用至第一存取控制線及第二存取控制線，且接著將資料線上之值經由存取控制裝置傳送至儲存格。在一些實施例中，將存取信號應用至第二存取控制線相對於將存取信號應用至第一存取控制線之間存在延遲，且此情況允許已經預充電之第二組資料線使該第二組資料線保存之電荷對於不被寫入之格在一定程度上有所下降，由此降低讀取干擾之可能性。
在記憶體不處於單埠模式中的情況下，則在此實例中僅對第一組資料線及互補資料線進行預充電。在此而言，記憶體為始終於單埠模式中操作之記憶體，但有時在認識到可寫性並不會成為問題的情況下，記憶體並不使用該等資料線兩者。因此，記憶體可在高電壓狀態下操作，且因此對於成功寫入並不需要對兩組資料線皆進行預充電，且對兩組資料線皆進行預充電將僅消耗額外功率。因此，在此情況中，僅將對第一組資料線及互補資料線預充電，且資料值將應用至此等資料線。
資料值接著寫入至儲存格。
在記憶體亦可在雙埠模式中操作的情況下，則流程圖之下半部分將為類似的，除了由寫入請求指示之資料線及互補資料線被預充電，而非僅預設至第一組。待寫入之值將接著應用至此等經預充電之資料線，且應用至存取控制線之存取控制信號向儲存格提供對此等資料線之存取。資料值將接著寫入至儲存格。
儘管本文中已參考附隨圖式詳細描述本發明之說明性實施例，但應理解，本發明不限於彼等精確實施例，且熟習此項技術者在不偏離由所附申請專利範圍界定之本發明之範疇及精神的情況下可在該等實施例中實現各種變化及修改。舉例而言，在不偏離本發明之範疇的情況下，可進行對以下附屬項之特徵與獨立項之特徵的各種組合。
10‧‧‧儲存格
12‧‧‧回饋迴路
14‧‧‧存取電晶體
16‧‧‧存取電晶體
20‧‧‧存取控制電路
22‧‧‧輸入端
24‧‧‧輸入端
30‧‧‧開關電路/開關
32‧‧‧模式指示符
40‧‧‧記憶體
45‧‧‧感測放大器
第1圖圖示根據本發明之實施例之儲存格；第2圖圖示根據本發明之實施例之不對稱單埠儲存格；第3圖圖示指示本發明之實施例中的存取控制信號之時序的時序圖；第4圖圖示說明根據本發明之實施例使用單埠及使用額外埠之寫入操作成功之圖；第5圖圖示根據本發明之另一實施例之雙埠儲存格；第6圖圖示根據本發明之實施例的儲存格陣列；及第7圖圖示說明根據本發明之實施例之方法中的步驟之流程圖。
10‧‧‧儲存格
12‧‧‧回饋迴路
14‧‧‧存取電晶體
16‧‧‧存取電晶體
20‧‧‧存取控制電路
22‧‧‧輸入端
24‧‧‧輸入端
30‧‧‧開關電路/開關
32‧‧‧模式指示符

权利要求:
Claims (21)
[1] 一種用於儲存資料之半導體記憶體儲存裝置，該半導體記憶體儲存裝置包含：複數個儲存格，每一儲存格包含至少兩個存取控制裝置，該等存取控制裝置中之每一者回應於一存取控制信號而向該儲存格提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離，該兩個資料線連接至至少一個資料埠；存取控制電路，該存取控制電路用於經由兩個存取控制線中之至少一者應用該存取控制信號，以控制複數個該等存取控制裝置；其中每一儲存格之該至少兩個存取控制裝置中之至少一者由自該兩個存取控制線中之一第一存取控制線接收的該存取控制信號控制，以向該儲存格提供對該兩個資料線中之一第一資料線之存取或與該兩個資料線中之一第一資料線之隔離，且該至少兩個存取控制裝置中之至少另一者由自該兩個存取控制線中之一第二存取控制線接收的該存取控制信號控制，以向該儲存格提供對該兩個資料線中之一第二資料線之存取或與該兩個資料線中之一第二資料線之隔離；該存取控制電路回應於至少一個資料存取請求，該至少一個資料存取請求為一寫入請求，以將一待寫入之資料值應用至該第一資料線及該第二資料線兩者，且將該存取控制信號應用至該第一存取控制線及該第二存取控制線兩者。
[2] 如請求項1所述之半導體記憶體儲存裝置，該存取控制電路回應於該寫入請求以將該存取控制信號應用至該兩個存取控制線中之該第一存取控制線，且在一預定時間延遲之後，將該存取控制信號應用至該兩個存取控制線中之該第二存取控制線。
[3] 如請求項2所述之半導體記憶體儲存裝置，其中該等資料線在應用該存取控制信號之前被預充電至一預定電壓，該預定時間延遲係取決於該記憶體之一目標讀取穩定性收益而選擇。
[4] 如請求項1所述之半導體記憶體儲存裝置，該半導體記憶體儲存裝置包含用於接收一模式指示符之一模式指示符信號輸入端，該模式指示符指示該半導體記憶體儲存裝置所操作之一操作模式。
[5] 如請求項4所述之半導體記憶體儲存裝置，該半導體記憶體儲存裝置包含用於將該兩個資料線連接至同一資料埠之開關電路，該開關裝置回應於接收到一第一模式指示符及一寫入請求而將該兩個資料線連接至該同一資料埠，且回應於接收到一讀取請求及一第二模式指示符中之至少一者而使該第二資料線與該同一資料埠隔離。
[6] 如請求項5所述之半導體記憶體儲存裝置，其中回應於該讀取請求及該第二模式指示符中之至少一者，該半導體記憶體儲存裝置經配置以不將該第二資料線預充電，且該存取控制電路經配置以不將該存取控制信號應用至該第二存取控制線。
[7] 如請求項3所述之半導體記憶體儲存裝置，該半導體記憶體儲存裝置包含開關電路，該開關電路用於回應於一單埠模式指示符及一寫入請求而將該兩個資料線連接至同一資料埠，且回應於一雙埠模式指示符及一讀取請求中之至少一者而將該兩個資料線連接至兩個獨立資料埠。
[8] 如請求項1所述之半導體記憶體儲存裝置，其中該兩個資料線中之至少一者係在該存取控制電路應用該存取控制信號之前被預充電至一預定電壓。
[9] 如請求項7所述之半導體記憶體儲存裝置，其中該第二資料線被預充電至比該第一資料線被預充電至之一預定電壓低之一預定電壓，該較低預定電壓係取決於該記憶體之一目標讀取穩定性收益而選擇。
[10] 如請求項1所述之半導體記憶體儲存裝置，其中提供對該第一資料線之存取的該至少一個存取控制裝置大於提供對該第二資料線之存取的該至少一個存取控制裝置。
[11] 如請求項10所述之半導體記憶體儲存裝置，其中提供對該第一資料線之存取的該至少一個存取控制裝置比提供對該第二資料線之存取的該至少一個存取控制裝置大5%至50%。
[12] 如請求項10所述之半導體記憶體儲存裝置，其中該存取控制電路回應於包含一讀取請求之該存取控制請求，以將該讀取請求應用至提供對該第一資料線之存取的該至少一個存取控制裝置，而不將該讀取請求應用至提供對該第二資料線之存取的該至少一個存取控制裝置。
[13] 如請求項1所述之半導體記憶體儲存裝置，其中每一儲存格包含一回饋迴路及至少四個存取控制裝置，該至少四個存取控制裝置中之至少兩者向該回饋迴路之一側提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離，且該至少四個存取控制裝置中之至少另兩者向該回饋迴路之另一側提供對兩個相應互補資料線中之一各別互補資料線之存取或與兩個相應互補資料線中之一各別互補資料線之隔離，該兩個資料線連接至至少一個資料埠，且該兩個互補資料線連接至至少一個互補資料埠；每一儲存格之該至少四個存取控制裝置中之至少兩者由應用至該兩個存取控制線中之一第一存取控制線的該存取控制信號控制，以向該儲存格提供對該兩個資料線中之一第一資料線及該兩個互補資料線中之一對應第一互補資料線之存取或與該兩個資料線中之一第一資料線及該兩個互補資料線中之一對應第一互補資料線之隔離，且該至少四個存取控制裝置中之至少另兩者由應用至該兩個存取控制線中之一第二存取控制線的該存取控制信號控制，以向該儲存格提供對該兩個資料線中之一第二資料線及該兩個互補資料線中之一對應第二互補資料線之存取或與該兩個資料線中之一第二資料線及該兩個互補資料線中之一對應第二互補資料線之隔離。
[14] 如請求項13所述之半導體記憶體儲存裝置，其中該複數個儲存格經排列成至少一個陣列，該至少一個陣列包含複數個列、相應的複數個兩個存取控制線、複數個行及相應的複數個兩個資料線及兩個互補資料線。
[15] 一種將資料儲存於一半導體記憶體儲存裝置內的一儲存格中之方法，該方法包含以下步驟：接收一寫入請求以寫入一資料值；將該資料值應用至兩個資料線；將一存取控制信號應用至兩個存取控制線中之一第一存取控制線，以控制連接至該兩個存取控制線中之該第一存取控制線的複數個存取控制裝置各自向一相關聯之儲存格提供對該兩個資料線中之一第一資料線之存取；以及將該存取控制信號應用至該兩個存取控制線中之該第二存取控制線，以控制連接至該兩個存取控制線中之該第二存取控制線的複數個存取控制裝置各自向一相關聯之儲存格提供對該兩個資料線中之一第二資料線之存取。
[16] 如請求項15所述之方法，其中將該存取控制信號應用至該兩個存取控制線中之該第二存取控制線的該步驟係在將該存取控制信號應用至該兩個存取控制線中之該第一存取控制線的該步驟之後的一預定時間延遲後執行。
[17] 一種用於儲存一資料項目之資料儲存格，該資料儲存格包含：一回饋迴路，該回饋迴路用於儲存該資料項目；至少兩個存取控制裝置，該等存取控制裝置中之每一者經配置以回應於一存取控制信號而向該回饋迴路提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離；至少兩個輸入端，該至少兩個輸入端用於接收該存取控制信號，該至少兩個存取控制裝置中之至少一者由在該兩個輸入端中之一第一輸入端處接收的該存取控制信號控制，且該至少兩個存取控制裝置中之至少另一者由在該兩個輸入端中之一第二輸入端處接收之該存取控制信號控制；其中由在該第一輸入端處接收之該存取控制信號控制的該等存取控制裝置中之該至少一者比由在該第二輸入端處接收之該存取控制信號控制的該等存取控制裝置中之該至少一者大5%至50%。
[18] 如請求項17所述之資料儲存格，其中該儲存格包含四個存取控制裝置，該等存取控制裝置中之前兩者由在該第一輸入端處接收之該存取控制信號控制，且該等存取控制裝置中之后兩者由在該第二輸入端處接收之該存取控制信號控制。
[19] 一種包含一電腦程式之電腦程式產品，該電腦程式在於一程式上執行時使該程式產生一儲存格之一佈局，該儲存格包含：一回饋迴路；至少兩個存取控制裝置，該等存取控制裝置中之每一者經配置以回應於一存取控制信號而向該回饋迴路提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離；至少兩個輸入端，該至少兩個輸入端用於接收一存取控制信號，該至少兩個存取控制裝置中之至少一者由在該兩個輸入端中之一第一輸入端處接收之該存取控制信號控制，且該至少兩個存取控制裝置中之至少另一者由在該兩個輸入端中之一第二輸入端處接收之該存取控制信號控制；其中由在該第一輸入端處接收之該存取控制信號控制的該等存取控制裝置中之該至少一者大於由在該第二輸入端處接收之該存取控制信號控制的該等存取控制裝置中之該至少一者。
[20] 一種包含一電腦程式之電腦程式產品，該電腦程式在於一程式上執行時使該程式產生如請求項1所述之記憶體之一佈局。
[21] 一種用於儲存資料之半導體記憶體構件，該半導體記憶體構件包含：複數個儲存格構件，該複數個儲存格構件用於儲存資料項目，每一儲存格構件包含用於提供存取之至少兩個構件，用於提供存取之該等構件中之每一者回應於一存取控制信號而向該儲存格構件提供對兩個資料線中之一各別資料線之存取或與兩個資料線中之一各別資料線之隔離，該兩個資料線連接至至少一個資料埠；存取控制構件，該存取控制構件用於經由兩個存取控制線中之至少一者應用該存取控制信號，以控制用於提供存取之複數個該等構件；其中每一儲存格構件的用於提供存取之該至少兩個構件中之至少一者由自該兩個存取控制線中之一第一存取控制線接收的該存取控制信號控制，以向該儲存格構件提供對該兩個資料線中之一第一資料線之存取或與該兩個資料線中之一第一資料線之隔離，且用於提供存取之該至少兩個構件中之至少另一者由自該兩個存取控制線中之一第二存取控制線接收的該存取控制信號控制，以向該儲存格構件提供對該兩個資料線中之一第二資料線之存取或與該兩個資料線中之一第二資料線之隔離；該存取控制構件回應於至少一個資料存取請求，該至少一個資料存取請求為一寫入請求，用於將一待寫入之資料值應用至該第一資料線及该第二資料線兩者且將該存取控制信號應用至該第一存取控制線及該第二存取控制線兩者。

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US10163524B2|2016-06-22|2018-12-25|Darryl G. Walker|Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

US13/067,629|US8582389B2|2011-06-15|2011-06-15|Write assist in a dual write line semiconductor memory|

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